仕事内容
半導体製品（アナログ）の設計・開発・評価をお任せします。 フロントエンド、ミドルレンジ、バックエンド設計やテスト・評価まで幅広く携わり、専門スキルを伸ばせる環境です。 ■回路・レイアウト設計 各種アナログIPの回路設計やレイアウト設計を担当し、高性能半導体の実現に貢献します。 ■実機評価・テスト 開発した回路や製品の動作評価・テストを実施し、性能改善や最適化を行います。 ■設計支援ツール活用 Virtuoso、Calibre、Spice、Perl、Tcl などのツールを駆使して設計・検証を効率的に進めます。 ※業務内容の変更範囲：会社の定める業務の範囲
応募条件
- 学歴
- 高卒以上
- 経験・資格
- 【必須】 ■アナログ設計もしくは評価の経験 ■VerilogHDL、SystemVerilog、NC-Verilog、VCS、Design Compiler、 DFT、PrimeTime、Quatus、Vivado、Virtuoso、Calibre、Spice、Perl、Tcl などの使用経験 職種未経験NG 業種未経験OK
給与・待遇
- 給与
- 月給 32万円〜61万円 ■年収モデル 年収900万円／42歳／リーダー職／経験20年 年収720万円／35歳／設計職／経験7年 年収450万円／26歳／設計職／経験3年 【給与補足】 ■固定残業：なし ■経験、能力、現年収を考慮し、当社規定により決定します。 ■残業代は別途支給します。 ■給与改定：年1回 ■賞与：年2回 【試用期間】 6か月 ※試用期間中は契約社員となります。その他待遇に変更はありません。 【給与補足】 ■固定残業：なし ■経験、能力、現年収を考慮し、当社規定により決定します。 ■残業代は別途支給します。 ■給与改定：年1回 ■賞与：年2回 【試用期間】 6か月 ※試用期間中は契約社員となります。その他待遇に変更はありません。
- 待遇・福利厚生
- 交通費支給,健康診断,社会保険完備,社宅・寮,退職金制度 ■寮・社宅（規定あり） ■慶弔見舞金 ■紹介報奨金 ■再雇用制度 ■結婚・出産祝い金 ■社員専用保険契約 賞与: 2回
- 受動喫煙防止
- []
勤務時間・休日
- 勤務時間
- 09:00〜18:00 【勤務地補足】 ■新大阪オフィスを中心に、プロジェクト内容に応じてクライアント先での常駐勤務となる場合もあります。 ※勤務地の変更範囲：会社の定める勤務地の範囲 【勤務時間補足】 ■実働8時間／休憩1時間
- 休日・休暇
- 土日祝休み 年間休日: 123 ■完全週休2日制（土日祝） ■年間休日120日以上 [年末年始休暇, GW休暇, 慶弔休暇, 産休・育休, 介護休暇, 有給休暇]
勤務地
- 勤務地
- 大阪府 プロジェクトに準ずる
- 住所
- 【住所】 大阪府大阪市 ※プロジェクト先での勤務もあり
会社情報
- 会社名
- 株式会社シーディア
- 本社
- 東京 大田区羽田空港1-1-4羽田イノベーションシティ Zone K 2F
- 事業内容
- SIer・SES [教育（学習塾・予備校・専門学校）, ITコンサルティング]